Zeichen Größen Darstellung Binär Optionen

Vorlesung Nr. 4 Computer Logik Design Negative Zahlenrepräsentation 3 Optionen Zeichengröße Eins Komplement Zwei s Komplement in Computern verwendet. Präsentation zum Thema Vorlesung Nr. 4 Computer Logik Design Negative Nummer Repräsentation 3 Optionen Zeichengröße Eins Komplement Zwei s Komplement in Computern verwendet Presentation transcript.1 Vorlesung Nr. 4 Computer Logic Design.2 Negative Zahlenrepräsentation 3 Optionen Zeichengröße Eins Komplement Zwei s Komplement in Computern und den meisten digitalen Systemen verwendet. positive Anzahl MSB von 1 negativer Zahl Problem Darstellung 0 zB class imagelink uk-text - große uk-margin-small-left uk-margin-small-right 3 Sign-magnitude Repräsentation Signierte Binärzahlen Das bedeutendste Bit repräsentiert das Zeichen MSB von 0 positive Zahl MSB von 1 negativer Zahl Problem Darstellung 0 zB 0 0000 und -0 1000 Not Berechnungsfreundliches Zeichen Magnitude Form 1101-5 0010 2 1111-7 positive Zahl MSB von 1 negativer Zahl Problem Darstellung 0 zB Titel 0 0000 und -0 1000 Nicht compu Tationsfreundliches Zeichen Magnitude Form 1101-5 0010 2 1111-7.4 1 s steht für die Größe der Nummer A Format ist definiert durch ANSI IEEE 754 Einzelne Präzision, doppelte Präzision und erweiterte Präzision.16 Gleitkommazahlen Einzelne Präzisions-Gleitkomma Nummer 1101100000111 2 1 101100000111 x 2 12 Normalisierte Form S 0 Biased Exponent 10001011 127 12 139 Mantisse 10110000011100000000000 versteckt 1 Mantisse 1000101110110000011100000000000 0 Biased ExpS.17 Gleitkommazahlen 1 101 x 2 5 -1 01011 x 2 -126 0 10000100 10100000000000000000000 0 00000001 01011000000000000000000 1 00000000 00000000000000000000000 0 11111111 00000000000000000000000 0.Einfach zu konvertieren Basis 16 Nummer System Zehn Ziffern und sechs alphabetische Zeichen 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F Klasse Imagelink uk-text-large uk-margin-small-left uk-margin-small-right 18 Need für Hexadezimal-Nummer-System Lange Binärzahlen sind schwer zu lesen und schreiben einfach zu transponieren oder fallen ein bisschen Die meisten digitalen Systeme Prozess binäre Daten in Gruppen, die Multiples von vier Bits sind - einfach zu konvertieren Base 16 Nummer System Zehn Ziffern und sechs alphabetische Zeichen 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C , D, E, F einfach zu konvertieren Basis 16 Nummer System Zehn Ziffern und sechs alphabetische Zeichen 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F Titel Need for Hexadezimalzahl System Lange Binärzahlen sind schwer zu lesen und schreiben einfach zu transponieren oder fallen ein bisschen Die meisten digitalen Systeme verarbeiten binäre Daten in Gruppen, die Multiples von vier Bits sind - einfach zu konvertieren Base 16 Nummer System Zehn Ziffern und sechs alphabetische Zeichen 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F.19 Hexadezimalzahl System Zählen in Hexadezimal Sobald wir zu F kommen, beginnen wir mit einem anderen Spalte und weiter DecimalBinaryHexadecimalDecimalBinaryHexadecimal 000000810008 100011910019 200102101010A 300113111011B 401004121100C 501015131101D 601106141110D 701117151111F.20 Hexadezimalzahl Systemzählung in Hexadezimal DezimalHexa - Decim Al Hexa - Dezimal Hexa - Dezimal 161024183220 171125193321 1812261A3422 1913271B3523 2014281C3624 2115291D3725 2216301E3826 2317311F3927.21 Hexadezimalzahl System Binär zur Hexadezimal-Umwandlung Ausgehend von der LSB ersetzen Sie jede 4-Bit-Gruppe durch das äquivalente hexadezimale Symbol 1101 0110 1011 1001 0110 D 6 B9 6 Hexadezimal Zur Binärumwandlung Ersetzen Sie jede hexadezimale Ziffer mit entsprechenden vier Bits FD 1 3 1111 1101 0001 0011.22 Hexadezimalzahl System Hexadezimal-Dezimale Umrechnung Summe der Gewichte Methode CA02 h C x 16 3 A x 16 2 0 x 16 1 2 x 16 0 12 x 16 3 10 x 16 2 0 x 16 1 2 x 16 0 12 x 4096 10 x 256 0 x 16 2 x 1 49152 2560 0 2 51714.23 Hexadezimalzahl System Dezimal bis Hexadezimal Umwandlung Wiederholte Division-by-16-Methode Nummer 16x 16Hex Remainder 85953 68750 6875B h oder 11 d 533 31250 31255h5h 30 1875 3h3h Ergebnis 35B h STOP, wenn 0 erreicht ist.24 Hexadezimalzahl System Hexadezimal Addition In einer beliebigen Spalte denke an zwei hexadezimale Ziffern in Bezug auf ihre Dezimalzahl v Alues Beispiel Carry 1 2 AC 66 5 11 d B h 9 2 B 5C B 23 d 17 h B D7 BA 2 1 13 d D h 2 9 11 d B h.25 Hexadezimalzahl System Hexadezimal Subtraktion Beispiel Ausleihe 111 92B521-6 15 D F h - 2AC626-C 14 d E h 67EF17-A 7 d 7 h 8-2 ​​6 d 6 h. Der ADC kann Daten umwandeln, die Eingangsspannungen zwischen 0 und 5 V und Sie benötigen entweder die Daten, die unsigniert werden sollen 0V 0, 5V max Code oder signiert 2 5V 0, 0V max - ve, 5V max ve. Zusätzlich zu 2 s Komplement ist die häufigste Computer-Darstellung für signierte Daten, die Umwandlung zwischen den beiden Formaten oben beschrieben ist völlig trivial einfach invertieren die MSB. This Ist unglaublich billig, um die ADC s interne Logik hinzuzufügen und gibt dem ADC einen weiteren Verkaufspunkt auf dem Datenblatt. answered Mar 12 14 bei 12 19.In der Frage scheint es impliziert, dass es länger dauert, bis der ADC den Wert zurückgibt In 2 s Komplementform als in gerader Binärdarstellung Während dies bei einer bestimmten Implementierung eines ADC der Fall sein könnte, ist es im Allgemeinen nicht der Fall, zum Beispiel der MSP430 ser Die Mikrocontroller verfügen über einen ADC-Peripherie-On-Chip, der den Wert in gerader Binär - oder 2-s-Komplementierung meldet, aber in beiden Fällen die gleiche Anzahl von Zyklen einnimmt. Mit diesem Ausweg ist die Wahl zwischen 2 s Komplement Und gerade Binär kommt meistens darauf an, wie deine Wandler arbeiten und wie du deine Daten verarbeiten kannst. Im Binärmodus gibt der ADC dir eine Nummer, die das Verhältnis zwischen der Größe der analogen Größe, die praktisch immer Spannung und die volle gemessen wird, darstellt - scale-Referenzmenge Zum Beispiel kann ein 10-Bit-ADC Werte von 0 bis einschließlich 1023 zurückgeben Wenn Sie eine Spannung messen, dann sind 1 25 Volt, die die Hälfte der ADC-Referenzspannung ist, 2 50 Volt, der Binärcode, den Sie lesen Wird die Hälfte des maximalen Wertes sein, den du lesen könntest - also, 512 oder so, unter Umständen Rundung und Nichtlinearität im ADC. Zum Beispiel sagen wir, dass du einen Wandler hast, der die Menge an Raketentreibstoff in einem Tank meldet 0V bedeutet, dass der Tank leer ist und 2 5V Volt Bedeutet, dass es voll ist, so dass Sie einfach den Wandler an Ihren ADC anschließen und weg von Ihnen gehen. Aber beachten Sie, dass im obigen Absatz gibt es keine Möglichkeit, negative Spannungen zu messen Was wäre, wenn wir den Fluss des Raketreibstoffs in und aus messen wollten Der Tank und wir hatten einen Wandler, um dies zu tun Der ADC kann t messen negative Zahlen, also haben wir ein Problem Allerdings gibt es eine einfache Möglichkeit, es mit 2 s Komplement-Modus zu fälschen In diesem Fall ist die Wandlerausgabe so vorgespannt Dass der Nullpunkt auf halbem Weg zwischen dem ADC s zwei Referenzspannungen liegt. Mit anderen Worten, positive Ströme werden durch Spannungen zwischen 1 25V und 2 50V dargestellt, und negative Ströme werden durch 1 25V bis 0V dargestellt - so fließt in den Tank ADC Codes von 512 bis 1023 und fließt aus dem Dank wird Codes von 511 bis 0 im geraden Binärformat geben. Jetzt ist das schrecklich unpraktisch Wir müssen 512 von jeder Messung subtrahieren, bevor wir irgendetwas damit machen, was Zahlen im Bereich -512 gibt Zu 511 Der Punkt von 2 s Komplement-Modus ist, dass es doe S dies für dich. Jedoch möchtest du immer noch eine Binärdatei mit einem Wandler verwenden, der signierte Ergebnisse erzeugt. Zum Beispiel könnte dein Transducer differentielle Ausgänge haben. In diesem Fall willst du die invertierte Ausgabe von der nicht invertierten Ausgabe sowieso subtrahieren, So gibt es keinen Vorteil, um 2 s komplement. answered Mar 12 14 bei 18 40.Die zwei s Komplement-System ist in Gebrauch, weil es aus, wie einfache Hardware natürlich funktioniert Think zum Beispiel Sie Auto S Kilometerzähler, die Sie zurückgesetzt haben, Null Dann leg das Getriebe auf umgekehrt und fahre rückwärts für 1 Meile Bitte tu dies in Wirklichkeit Dein Kilometerzähler, wenn es mechanisch von 0000 bis 9999 rollen wird. Das 2 s Komplement-System verhält sich ähnlich. Bitte beachten Sie, dass ich nicht wirklich irgendwelche anbieten kann Neue Informationen hier, nur das Kilometerzähler-Beispiel, das jemand hilfreich finden könnte - es hat mir geholfen, die Begründung von zwei s Komplement-System zu verstehen, als ich jung war. Danach war es einfach für mich, intuitiv akzeptieren, dass Addierer, subtra Ctors usw. Arbeit gut mit dem zwei s Komplement System. And ja, mein Nissan s Kilometerzähler arbeitet auf diese Weise. answered Dec 16 14 at 21 46.Was ist dieser gerade Binärcode Sie sprechen von Ich vermute, Sie bedeuten, dass ein Zeichen Bit, das ist 1 für negativ und 0 für positiv oder umgekehrt Dies hat zwei weitere Nachteile über zwei Komplement, die noch nicht erwähnt worden sind ein weitgehend irrelevant in diesen Tagen und eine wichtig. Die weitgehend irrelevant ist, dass Sie eine weniger Anzahl - dh 255 Zahlen darstellen können In 8 Bits Das ist ziemlich irrelevant, wenn man 32 oder 64 Bits hat, aber egal war, wenn man so wenig 4 oder 6 Bits hatte, um zu arbeiten. Das wichtigste ist, dass es jetzt zwei Möglichkeiten gibt, die gleiche Nummer zu repräsentieren - speziell 0 - 0 und -0 aber 0 und -0 sind die gleiche Nummer, so dass Ihre Umsetzung muss sicherstellen, dass Sie nicht vergleichen diese Zahlen jedes Mal, wenn Sie eine Gleichheit check. answered Mar 12 14 um 14 00.Ich glaube, Sie sind aus der Spur Hier spricht man von einer Zeichen-Größen-Darstellung, wenn Das OP war ziemlich deutlich über eine unsigned binäre Darstellung Joe Hass Mar 12 14 bei 14 59.Wenn Sie reden über eine unsigned Darstellung dann gibt es keinen Vorteil zu Zwei s Komplement Es einfach verschwendet ein bisschen Jack Aidley Mar 12 14 bei 20 58.Note Das bedeutendste linkste Bit zeigt das Vorzeichen der Ganzzahl an, deshalb wird es manchmal auch das Vorzeichenbit genannt. Wenn das Vorzeichenbit Null ist, dann ist die Zahl größer oder gleich Null oder positiv Wenn das Zeichenbit eins ist, dann ist das Zahl ist kleiner als Null oder negativ. Um das 2 s-Komplement einer Ganzzahl zu berechnen, invertiere das Binäquivalent der Zahl, indem du alle Nullen und alle Nullen auf diejenigen ändere, die auch 1 s Komplement genannt werden, und füge dann hinzu One.0001 0001 binär 17 1110 1111 zwei s Komplement -17.1110 1110 Invert Bits.1110 1110 0000 0001.1110 1111 Hinzufügen 1.Two s Komplement Addition folgt die gleichen Regeln wie binäre Addition. Zwei s Komplement Subtraktion ist die binäre Addition der Minuend an die 2 s complemen T des subtrahenden Hinzufügens einer negativen Zahl ist das gleiche wie das Subtrahieren eines positiven eins. Zwei s Komplement Multiplikation folgt den gleichen Regeln wie binäre Multiplikation.3 2 Rest 1.0000 0000 0000 0001.Sign-Magnitude Representation Eine andere Methode zur Darstellung von negativen Zahlen ist sign - Magnitude Sign-Magnitude-Darstellung verwendet auch das höchstwertige Bit der Zahl, um das Vorzeichen anzuzeigen. Eine negative Zahl ist die 7-Bit-Binärdarstellung der positiven Zahl mit dem höchstwertigen Bit, das auf eins gesetzt ist. Die Nachteile bei der Verwendung dieses Verfahrens für die arithmetische Berechnung sind Dass ein anderer Satz von Regeln erforderlich ist und dass null zwei Darstellungen haben kann 0, 0000 0000 und -0, 1000 0000 Offset-Binärdarstellung Eine dritte Methode zur Darstellung von signierten Zahlen ist versetzt binär Beginnen Sie, einen Offset-Binärcode zu berechnen, indem Sie die Hälfte der größten zuordnen Mögliche Zahl als Nullwert Eine positive ganze Zahl ist der absolute Wert, der der Nullzahl hinzugefügt wird, und eine negative Ganzzahl wird subtrahiert Offset-Binär ist bei AD - und DA-Conversions beliebt, aber es ist immer noch umständlich für arithmetische Berechnungen. Zum Beispiel. Größter Wert für 8-Bit-Integer 2 8 256.Offset Binär Nullwert 256 2 128 Dezimal 1000 0000 Binär.1000 0000 Offset Binär 0 0001 0110 binär 22 1001 0110 Offset binär 22.Sign Magnitude Representation Binary Options. For unsigned Binärzahlen, alle Bits sollten für die Wertberechnung berücksichtigt werden. Daher Dezimaläquivalent von signiert 10101100 Dezimalzahl Signierte Größe Un Signierte Größe 0 0000 0 1 0001 1 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 -8 - -7 1111 15 -6 1110 14 -5 1101 13 -4 1100 12 -3 1011 11 -2 1010 10 -1 1001 9 -0 1000 8 Es gibt zwei weitere Möglichkeiten, um signierte Zahlen darzustellen, diese sind - eine Komplementdarstellung und zwei s Komplementdarstellung Zeichen Magnitude Representation Binäre Optionen Forex Rate In Venezuela Open Market Zugang freie Binäroptionen Signale mit einem gleichbleibenden 72 Erfolg Hier bei John Anthony Keine Darstellung Ist Dass jedes Konto wird oder ist Eins Kompliment Repräsentation In jeder unterzeichneten Binärzahl, wenn jedes 1 durch 0 und jedes 0 durch 1 ersetzt wird, dann ist die resultierende Zahl als das eine s Ergänzung der ursprünglichen Zahl bekannt Wenn die ursprüngliche Zahl War positiv, dann ist die Komplimentebene negativ und von gleicher Größe Wir würden uns freuen, wenn Sie unsere Kundenbetreuung kontaktiert haben, um diese Angelegenheit weiter zu besprechen, und wir sind sicher, dass wir Ihnen Antworten und Lösungen geben können Das wird deinen Verstand erleichtern und dich zufrieden stellen Aber es ist auch notwendig, eindeutig zu erwähnen, dass eine Nummer signierte Nummer ist, so dass das Vorzeichenbit nicht in eine äquivalente Wertberechnung aufgenommen wird und nur Zeichen anzeigt, dh oder. Diese Darstellung der Zahlen ist Kennen als signierte Nummer Wie wir wissen, dass Digitalsysteme nur zwei Symbole verstehen können, 0 und 1, die eigentlich die Spannungspegel sind - Zeichen vor den Werten können nicht in Binär verwendet werden, um Zeichen Zeichen Magnitud zu zeigen E Repräsentation Binäre Optionen Binäre Optionen News Tricks Platzieren einer oder neben der Anzahl s Größe Einige frühe Binärzahl kann aus der Zeichen-Größen-Darstellung nur durch bitweises Zeichen erhalten werden Magnitude In Dezimalzahl System Eins Kompliment Repräsentation In jeder signierten Binärzahl, wenn Jeder 1 wird durch 0 ersetzt und jeder 0 durch 1 Wenn die Zeichen sich unterscheiden, subtrahieren wir die kleinere Größe von der größeren und halten das Zeichen der größeren Zugang freie Binärwahlen Signale mit einem gleichbleibenden 72 Erfolg Hier bei John Anthony Keine Darstellung ist Machte, dass ein Konto wird oder ist Zum Beispiel, wenn es heißt, dass 10101100 eine signierte Binärzahl ist, ist das 8-Bit-Zeichen-Bit und sollte nicht in Wertberechnung genommen werden, es ist nur Angabe - ve-Wert und die verbleibenden 7 Bits sollten für die äquivalente Wertberechnung verwendet werden. Ähnlich, wenn die ursprüngliche Zahl negativ war, dann wird die Eins-Komplement-Zahl positiv und von der gleichen Grße Sign Magnitude Representation Binary Optionen In diesem System besteht eine Zahl aus einer Größe und einem Symbol, das angibt, ob die Größe positiv oder negativ ist. Dieses Extra-Bit heißt SIGN BIT und wird vor der Größe der zu vertretenden Zahl platziert. Online Forex Trading Platzierung eines oder nächsten Auf die Anzahl s Größe Einige frühe Binärzahl kann aus der Zeichen-Größen-Darstellung nur durch bitweise erhalten werden Eine 8-Bit-Zeichen-Größen-Zahl würde wie folgt erscheinen Hinzufügen und Subtraktion erfordern Aufmerksamkeit auf das Zeichen-Bit Öffnen Sie den europäischen Markt Forex Rate In Nicaragua Zugriff auf freie Binäroptionen Signale mit einem gleichbleibenden 72 Erfolg Hier bei John Anthony Keine Darstellung wird gemacht, dass jedes Konto wird oder ist Wenn die Zeichen gleich sind, fügen wir einfach die Größen als unsigned Zahlen und beobachten für Überlauf. In Dezimalzahl System Zeichen oder kein Zeichen wird verwendet, um eine positive Zahl und ein Minuszeichen zu kennzeichnen, um negative Zahl zu bezeichnen. Da wir wissen, dass digitale Systeme nur zwei Symbole verstehen können, 0 Und 1, die eigentlich die Spannung Ebenen daher - Zeichen vor der Werte können nicht in binär verwendet werden, um Zeichen zu zeigen Zeichen Magnitude Representation Binäre Optionen Forecast Forex Pound Dollar Im Binär-Nummerierung System wird ein zusätzliches Bit als Zeichen-Bit verwendet und es ist Platziert an der bedeutendsten Bitposition Sign Magnitude Representation Binär Optionen Das Zeichen-Magnitude-Binärformat ist das einfachste konzeptionelle Format Data Representation Format Das Zeichen-Magnitude-Binärformat ist das einfachste konzeptionelle Format Um eine Zahl in Zeichen-Größe Ein 8-Bit-Zeichen darzustellen - Magnitude Nummer erscheinen wie folgt Addition und Subtraktion erfordern Aufmerksamkeit auf das Zeichen bit. First Name, Wir haben gerade Wort von Ihrem Kreditkarten-Unternehmen Warnung uns, dass Sie für eine Rückbuchung gebeten Zeichen Magnitude Representation Binäre Optionen Diese Art der Darstellung kann In Binärzahlen ganz einfach integriert werden, indem man eine zusätzliche Bitposition verwendet, um die Fremdwährungsumrechnungskurse darzustellen N Vanuatu Um eine Zahl in Zeichengröße darzustellen, verwenden wir einfach das linkste Bit, um das Vorzeichen zu repräsentieren, wobei 0 positiv ist und die verbleibenden Bits den Betrags-Absolutwert darstellen. Trading Weekly Binary Option 3 Programm Im Allgemeinen ist das MSB das Zeichen Bit und die Konvention ist, dass, wenn das Vorzeichenbit 0 ist, die angegebene Zahl positiv ist und wenn das Vorzeichenbit 1 ist, ist die Zahl negativ. 8.1 In einem System zum Multiplizieren eines binären digitalen Multiplikandenoperanden X mit einem binären digitalen Multiplikatoroperanden Y, wobei X und Y beide entweder Zeichengröße oder komplementäre Binärzahlen sind, eine Verbesserung zum Multiplizieren der Operanden ohne Vor - oder Nachkomplementierung, wobei die Verbesserung umfasst Eine Speichereinrichtung zum Halten von zwei n-Bit-Operanden, X und Y, wobei die Bits jedes Operanden in einer Sequenz sind, in der die Bit-Signifikanz von einem höchstwertigen Bit zu einem niedrigstwertigen Bit abnimmt, wobei jeder Operand mindestens ein Vorzeichen-Bit enthält Eine Abtasteinrichtung, die mit der Speichereinrichtung verbunden ist, um den Operanden X mit einer Folge von Multiplikator-Bitgruppen zu verbinden, die von dem Operanden Y erhalten werden, wobei jede Gruppe s aufeinanderfolgende Bits von Y enthält und eine benachbarte Gruppe um mindestens ein Bit überlappt, wobei s größer als die 3-Matrix-Anordnung ist Mittel, die mit den überlappenden Abtastmitteln verbunden sind und auf aufeinanderfolgende Abtastungen von X ansprechen, um eine Folge von Teilprodukten herzustellen, die zu einer Matrix zusammengesetzt sind, die m 1 aus enthält Setzen von Zeilen, wobei m INT n-1 s-1 ist, wobei jede Zeile eines der Teilprodukte enthält. Sign-Codiermittel in der Matrixanordnung und mit den überlappenden Abtastmitteln verbunden und auf die Folge von Multiplikator-Bitgruppen oder auf einen Multiplikanden ansprechen Zeichen-Bit zum Anfügen von Zeichencodierungsbits auf die Teilprodukte, um die Zeilen zu vervollständigen, undMittel, die mit dem Matrixanordnungsmittel verbunden sind, um die Teilprodukte hinzuzufügen, wobei die Zeichencodierungsbits angefügt sind, um ein Produkt von X zu erzeugen, multipliziert mit Y.2 Die Verbesserung Nach Anspruch 1, wobei die komplementären Binärzahlen binäre Ziffern mit n-s-1 Bits in einer Abfolge von absteigender Signifikanz von den jeweiligen Vorzeichenbits XO und YO zu den jeweiligen niedrigstwertigen Bits sind, wobei X ns und Y ns die Verbesserung ferner enthalten Zweite Register in den Speichermitteln, wobei jedes der Register zum Speichern einer n-Bit-Zeichengrßenzahl in der Signifikanzsequenz von dem bis zum höchstwertigen Bit oder zum Speichern eines n-s-1-Bit-Komplements enthält Wobei die komplementäre Binärzahl in der Signifikanzsequenz vom Zeichen bis zum niedrigstwertigen Bit gespeichert ist, wobei die niedrigstwertigen n-s-1 Bits der Größenzahl gespeichert sind und an jedes der ersten und zweiten Register, die Zeichenerweiterungseinrichtung, angeschlossen sind Zum Eingeben von s-1 Replikationen des Vorzeichenbits einer signierten Binärzahl, wobei die höchstwertigen s-1 Bits einer Vorzeichengrößenzahl gespeichert sind.3 Die Verbesserung nach Anspruch 2, wobei X und Y die Binärzahlen und das erste Bit komplementiert sind Gruppe der Sequenz enthält nur Bits, die mit dem Vorzeichen von Y.4 identisch sind. Die Verbesserung nach Anspruch 3, wobei die Matrix, die als P bezeichnet wird, durch EQU26 definiert ist, wobei j eine Reihe von P ist, die durch Multiplizieren von X mit einer Multiplikatorbitgruppe Y erzeugt wird K-s-2 Y k-s-1 und wobei j S j XW j, W j den absoluten Wert von W j W j bezeichnet, der ein Koeffizient ist, durch den X multipliziert wird, um die j-te Zeile zu erzeugen, und wobei S j das Vorzeichen ist Des Koeffizienten, wo. Logisch oder nebeneinanderliegend ist, wobei ihr Vorzeichen ihre logische UND ist und - das logische Komplement angibt.5 Die Verbesserung nach Anspruch 4, wobei für die j-te Zeile der Matrix 2 jm die Zeichencodierungseinrichtung eine Folge von s-1 anfügt Zeichen-Erweiterungsbits auf dem j-ten Teilprodukt, wobei die Zeichenerweiterungsbits S-2-Eins beinhalten, gefolgt von einem letzten Bit, b, wobei ein Wert bestimmt ist, bei dem X-Zeichen das Vorzeichen-Bit von X ist und V die Exklusiv-ODER-Operation bezeichnet Die Verbesserung nach Anspruch 5, wobei jedes der Teilprodukte ein höchst signifikantes Ende aufweist und die s-1-Zeichenerweiterungsbits an das bedeutendste Ende jedes der Teilprodukte angehängt sind, wobei das Bit b an das bedeutendste Teilproduktbit angrenzt. 7 Die Verbesserung von Anspruch 6, wobei eine Folge von s Zeichenerweiterungsbits an das höchstwertige Ende der letzten Zeile der Matrix angehängt ist, wobei das erste der s Vorzeichenerweiterungsbits durch jedes und jedes der nächsten s-1 von bestimmt wird Wobei die Zeichenerweiterungsbits bestimmt sind Mit einem Multibit-Überlappungs-Abtastmultiplikator zum Multiplizieren von n-Bit-Zeichengrößenoperanden X und Y, um ein Produkt zu erzeugen, wobei der Multiplizierer Mittel zum Erzeugen einer überlappenden Abtastmatrix mit m 1 Reihen enthält, in denen jede Zeile ein Teilprodukt enthält Erzeugt durch Multiplizieren von X mit einer Sequenz von Bitgruppen von Y, wobei jede Bitgruppe eine benachbarte Bitgruppe überlappt, wobei jede Bitgruppe s Bits enthält, eine Verbesserung zum Multiplizieren eines Paars von zwei s komplementalen Binäroperanden X tc und Y tc, die jeweils enthalten N-s-1 Bits, die in der Signifikanzsequenz von einem Bit 0, einem Vorzeichenbit bis zu Bit ns angeordnet sind, wobei die Verbesserung umfasst. Erweiterungseinrichtung zum Erweitern der Vorzeichenbits von X tc und Y tc durch Anfügen an X tc s-1 Replikationen von X 0 das Vorzeichenbit von X und durch Anfügen an Y tc s-1 Replikationen von Y 0 das Vorzeichenbit von Y. matrix bedeutet, das mit der Erweiterungseinrichtung verbunden ist, um eine bandförmige Matrix von überlappten Zeilen zu erzeugen, wobei jede Zeile ein entsprechendes Teilprodukt enthält Von n 1 Bits, die von mult erzeugt werden Ips X tc mit einer jeweiligen s-Bit-Gruppe von Y tc, wobei die Bitgruppe Bits in der Signifikanzsequenz enthält und die S-Bit-Gruppe eine nächste S-Bit-Gruppe durch Y k 1 überlappt, wobei die Matrix m 1 Zeilen enthält, wobei und dann Matrix mit j mittleren Zeilen, 2 jm, wobei jede Zeile j gegeben ist, wobei S j das Vorzeichen der j-ten Zeile ist und W j der Absolutwert eines Koeffizienten W j ist, durch den X tc multipliziert wird, um den jth zu erzeugen Zeilen - und Unterrichtsmittel zum Berechnen des Vorzeichens S j der j-ten Zeile der Matrix gemäß dieser Erfindung. Diese Erfindung bezieht sich auf die Multiplikation von Binärziffern durch Überlappung, Mehrfach-Bit-Abtastung und insbesondere auf einen Multiplikator, der zwei Multibit-Multiplizierungen multipliziert , Binärziffern, die beide Zeichenzeichen oder signierte Binärzahlen sind. Die Realisierung eines Multiplikators, der ein Paar binärer Ziffern multipliziert, um ein Ergebnis zu erzeugen, wird komplexisiert, wenn die Form der Zahlen betrachtet wird. Wie bekannt ist, können binäre Ziffern als dargestellt werden Eine Kombination aus einer Vielzahl von Größenbits Mit einem angehängten Vorzeichenbit Die Größenbits stellen eine absolute Größe der Zahl dar, während das Vorzeichenbit eine positive oder negative Größe bezeichnet. Ein anderer Darstellungsart wird binär markiert, der durch Komplementierung des absoluten Wertes der am häufigsten verwendeten Zahl wiedergegeben wird 2 s Komplement In dieser Darstellung bindet die Komplementierung der ursprünglichen Größe das Vorzeichen der Zahl in die Darstellung ihrer Größe ein. Da das Vorzeichen einer 2 s Komplementzahl nicht von ihrem absoluten Wert getrennt werden kann, wie es bei der Zeichengröße der Fall ist Repräsentation, Multiplikations-Hardware für beide Darstellungen erfordert Korrektur oder Umwandlung einer Darstellungsform Korrektur und Umwandlung implizieren natürlich die Notwendigkeit zusätzlicher Hardware und Zeit. Es gibt mindestens drei übliche Wege, um eine Zwei-Komplement-Multiplikation mit dem Zeichengrößen-Multiplikator In durchzuführen Die erste Methode, die beiden s Komplement Operanden sind vorkomplementiert, um Zeichen m zu produzieren Agenten-Zahlen Die resultierenden Zeichen-Größen-Zahlen werden dann multipliziert, wobei das Ergebnis in zwei s-Komplement-Form mit Post-Komplementierung wiederhergestellt wird. Dieses Schema genügt zusätzliche Kosten in Hardware - und Prozedurzyklen Hardware muss hinzugefügt werden, um die Komplementierung durchzuführen und die Zeit wird verbraucht Führen Sie es aus Hardware kann gespeichert werden, wenn die Vor - und Nachkomplementierung in der Addierer-Hardware durchgeführt wird. Dies kann jedoch in mehr Zyklen noch die Multiplikation ausführen und erfordert die Addition von Multiplex-Hardware für Addierer-Eingänge. In einer anderen Technik werden Operanden Werden vor der Multiplikation erfasst und bedingt komplementiert Wenn beide Operanden positiv sind, ist weder Vor - noch Nachkomplementierung erforderlich. Das Multiplizieren von zwei entgegengesetzt signierten Zahlen erfordert nur eine Vorkomplementierung eines Operanden und eine Postkomplementierung und das Multiplizieren zweier negativer Zahlen erfordert eine Vorkomplementierung für beide Operanden. Die Implikation Ist, dass das Erfassen der Operanden die Ov verbessern wird Erase-Leistung der signierten Größenvervielfachung Diese Technik erfordert auch zusätzliche Hardware und fügt Betriebszyklen hinzu Dieser Ansatz wird am häufigsten bei der Realisierung von binären Multiplikatoren verwendet, siehe US-Patent Nr. 4,594,679.Last, können zwei s Komplement-Multiplikation mit Zeichengröße Schaltkreis sein Realisiert mit der Verwendung von spezialisierten Arten von Addierern, um Element Addition und Subtraktion durchzuführen Siehe z. B. SD Pesaris, ein vierundvierzig 17-Bit-Array-Multiplikator, IEEE TRANSACTIONS ON COMPUTER, Vol C-20 TP 442-447, Apr 1971 Dies Fall erfordert die Verfügbarkeit von vier Arten von Addierern, die häufig nicht vollständig in einer ausgewählten Technologie realisiert werden. Ein vollständiger Addierer ist erforderlich, der die Erstellung und Manipulation einer Multiplikationsmatrix erfordert. In einer Matrix werden Korrekturzeilen zur vorhandenen Matrix für negative Begriffe hinzugefügt In der Zwei-s-Komplement-Multiplikation Dies erfordert zusätzliche Hardware und Verzögerung für die Gesamt-Multiplikation. Ein signifikanter Fortschritt in der Das Design von Multiplikatoren würde aus einem Multiplikator resultieren, der in der Lage ist, ein Paar von Operanden zu multiplizieren, die entweder beide Zeichengröße oder beide zwei s Komplement sind, um ein Ergebnis zu erzeugen, wobei die Multiplikation ohne Vorkomplementierung, Nachkomplementierung, spezialisierte Addierer, zusätzliche Korrekturzeilen durchgeführt wird Für eine Matrix oder eine Operandenerfassung, die eine zusätzliche Verzweigung erfordert, um eine Zwei-Komplement-Multiplikation durchzuführen. ZUSAMMENFASSUNG DER ERFINDUNG In der Erfindung wird ein neues Schema für die Hardware-Implementierung eines Multiplikators bereitgestellt, der in der Lage ist, entweder zwei Zeichengrößenoperanden oder zwei Zwei-S-Komplementen zu multiplizieren Operanden ohne die Notwendigkeit einer Komplementierung, Operandenerfassung oder komplizierter Matrizen. Eine weitere Aufgabe dieser Erfindung besteht darin, ein Schema zu schaffen, das einen Vorzeichengrößenmultiplikator verwendet, um eine Multiplikation von entweder Zeichengröße oder zwei s Komplementoperanden mit einer leichten Ausarbeitung des Grundwerts durchzuführen Ergänzung der Hardware, ohne zusätzliche Zeit für die Durchführung der Operation Und ohne die Belastungen der Multiplizierer des Standes der Technik. Eine weitere Aufgabe dieser Erfindung besteht darin, eine Vorrichtung für eine Zwei-Komplement-Multiplikation zu erzeugen, die ein Paar von zwei s Komplementoperanden in der gleichen Zeitdauer wie ein Paar von Zeichengrößenoperanden multipliziert. Ein Vorteil dieser Erfindung ist die Beseitigung von Vor - und Nachkomplementierungszyklen in der Hardware durch das Operanden-Endresultat. Ein anderer deutlicher Vorteil dieser Erfindung besteht in der Beseitigung der Notwendigkeit einer speziellen Schaltung für die Elementadditions-Subtraktion und zur Erweiterung der grundlegenden Teilproduktmatrix Gemäß der Erfindung wird bei der Multiplikation des Paares von Operanden eine Matrix von partiellen Produkttermen in Übereinstimmung mit einem Algorithmus gebildet, wobei jedes Teilprodukt angehängte Zeichencodierungsbits enthält. Für zwei n-Bit-Operanden wird die Matrix durch entwickelt Abtasten des Multiplikatoroperanden, um eine Folge von Bitgruppen zu erhalten Jede Gruppe enthält s aufeinanderfolgende Bits des Multiplizierers und überlappt eine Adaption Nt-Gruppe um ein Bit und s 3 Ein Matrix-Assembler empfängt die Teilprodukte, die durch Multiplizieren des Multiplikators mit den Multiplikanden-Bitgruppen erhalten werden, und erzeugt die Folge von Teilprodukten, die zu einer Matrix zusammengesetzt sind, einschließlich m 1 Offset-Zeilen, wobei m INT n-1 s ist -1, wobei jede Matrixzeile eines der Teilprodukte enthält. Ein Zeichencodierer ist in dem Matrixassembler enthalten und antwortet auf die Folge von Multiplikatorbitgruppen oder auf ein Multiplikandenzeichenbit durch Anfügen von Zeichencodierungsbits an ein Teilprodukt, um eine entsprechende Zeile zu vervollständigen Der Matrix Zuletzt ist eine Addierschaltung mit dem Matrix-Assembler verbunden, um die Teilprodukte hinzuzufügen, wobei die Zeichencodierungsbits angehängt sind, um das Produkt der beiden Operanden zu erzeugen. Wenn der unten beschriebene Algorithmus den Vorzeichen-Codierer bei der Erzeugung der Zeichen-Codierungsbits als Antwort auf entweder die Multiplikator-Bit-Gruppe oder ein Multiplikanden-Zeichen-Bit, verbessert den Zeichen-Größen-überlappenden Abtast-Multiplikator des Standes der Technik, indem er es ermöglicht, die Oper zu multiplizieren Nds, die entweder in einer Vorzeichengröße oder einer Zwei-S-Komplementform ohne Vor - oder Nachkomplementierung vorliegen. Andere Vorteile und Ziele dieser Erfindung werden offensichtlich, wenn die folgende detaillierte Beschreibung unter Bezugnahme auf die unten beschriebenen Zeichnungen gelesen wird. BESCHREIBUNG DER ZEICHNUNGEN. Fig. 1 veranschaulicht in Blockdiagrammform eine Ausführungsform der Erfindung. Fig. 2 zeigt die Erzeugung von Terme in den mittleren Reihen einer versetzten Teilproduktmatrix. Fig. 3, 4 und 5 zeigen Formen einer Teilproduktmatrix, die die Entwicklung verfolgen Der Matrix gemäß der Erfindung. FIGS 6, 7A, 7B, 8A, 8B, 9A und 9B sind schematische Darstellungen, die die Bildung einer Matrix der Erfindung darstellen. Fig. 10 ist ein schematisches Schaltbild, das einen Matrix-Assembler der Erfindung darstellt. Fig. 11 und 12 sind schematische Schaltungsdiagramme, die Mittel zum Ausrichten und Zeichnen von zwei s Komplementoperanden darstellen. FIGS 13a, 13b, 13c, 13d, 13e sind schematische Schaltungsdiagramme eines Teils des COMB INE-Schaltung der Ausführungsform der Erfindung, die Koeffizienten erzeugen, die bei der Bildung eines Offset-Teilprodukts verwendet werden. Fig. 14 ist ein schematisches Schaltbild, das einen Teilbitgenerator in dem Matrix-Assembler der Ausführungsform der Erfindung darstellt. Fig. 15-17 sind schematisch schematisch Diagramme, die eine Zeilenerzeugungsschaltung darstellen, die verwendet wird, um Teilprodukte in der Ausführungsform der Erfindung zu erzeugen. Fig. 18 ist ein Blockdiagramm, das einen Übertragssicherungs-Addiererbaum zum Hinzufügen der Teilproduktmatrix veranschaulicht. VERTRAUENBESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM. Die Verteilungsvervielfachung ist eine bekannte Technik Zum Erhalten des Produkts von zwei n-Bit-Binär-Digitalnummern Ein weit verbreiteter Algorithmus für eine solche Multiplikation ist das Überlappungs-Verschiebungsverfahren für die von MacSorley gemeldeten Drei-Bit-Scanning in High-Speed ​​Arithmetik in Binärcomputern, VERFAHREN DES IRE, VOL 99, Jan 1961 Bei der Scanning-Multiplikationstechnik wird ein Multibit-Multiplikanden mit einem Multibit-Multiplikator multipliziert, um ein Multibit-P zu erzeugen Roduct Das Scannen der Technik beinhaltet das Abtasten des Multiplikators durch das Aufnehmen von sequentiellen Multiplikator-Bitgruppen und dann das Multiplizieren des Multiplikanden mit jeder Bitgruppe, um partielle Produktterme zu erzeugen, wodurch die Anzahl der Teilprodukte, die erforderlich sind, effektiv reduziert wird. In der US-Patentanmeldung Ser Nr. 116,172, eingereicht am Nov. 3, 1987, and assigned to the assignee of this application, a representative technique and means for overlapped multiple-bit scanning are taught in which the bit groups of the multiplier consists of more than three bits For the example of its specific embodiment, that patent application is incorporated herein by reference. In the incorporated patent application, an overlapped scanning multiplication system assembles modified partial products in a reduced matrix by increasing the size of multiplier bit groups with which the multiplicand is scanned beyond three In addition, each multiplier bit group is overlapped by one bit with an adjacent bit group When a negative pa rtial product term is produced, a hot 1 is encoded in an extension to the partial product term in the previous row, thus avoiding the need for adding a row for this purpose Instead of extending each row to the left edge of the matrix, rows are extended with bands of encoded extensions of limited length at each end of the partial product terms. In this description, a sign magnitude operand is taken to be a multi-bit binary digit with n consecutive bits A multiplicand operand X has the following notation. where X 0 is the sign bit, and bits X 1 - X n-1 present the magnitude in descending significance from X 1 through X n-1.Similarly, a multiplicand operand in sign magnitude form includes n bits numbered from Y 0 through Y n-1 with Y 0 being the sign bit, and Y 1 through Y n-1 magnitude bits whose significances decrease from Y 1.In this embodiment, signed binary operands are at most n - s-1 bits wide Thus, a signed binary multiplicand operand has bits X 0 - X n-s with X 0 being the sign bit, a nd the remaining bits decreasing in significance through X n-s The signed binary multiplier operand has similar notation In the embodiment, s-1 replications of the sign bit of a signed binary number are appended to the left of the sign bit, thereby giving these numbers the n-bit width of sign magnitude numbers. In the system of FIG 1, a multiplicand X is provided to an alignment and extension circuit 10 activated by a two s complement indicator tc If the tc signal is activated, X is a two s complement number Activation of the tc signal will align the least significant bit of the operand X with the least significant bit of a sign magnitude number and extend the sign bit X by s-1 replications, thereby rendering X as an n-bit signed binary number If the tc signal is inactive, X is a sign magnitude number requiring no alignment or extension A 3X multiplier 14 multiplies a bit X i of X by standard left-shift and add technique to producer 3X i multiplier Y is subjected to an align extend circ uit 18 identical with that indicated by reference numeral 10 The n-bit operand is then scanned in the scan means 20 As is known in the art, the scan means 20 will produce a sequence of multiplier bit sets, each bit set including s bits, successive bit sets overlapping one bit of an adjacent bit set For example, in the illustrative case, when s 4, the first scan of Y will output the values of the first four bits of Y, that is, Y 0 Y 1 Y 2 and Y 3 The second scan will output the values of Y 3 Y 4 Y 5 and Y 6 The third scan will output the values of the sixth through ninth bits of Y and so on until all of the bits of Y have been scanned If, for example, Y consists of 56 bits plus a sign bit, 19 scans of Y will be output by the scan means 20.The output of the scan means is applied to a combining circuit 22, which combines the bits of a multiplier bit set to produce values of a coefficient W for the current scan In addition, the current scan of Y is provided to a sign encoding circuit 24 Th e sign encoding circuit 24 receives the multiplicand sign bit X 0 the coefficient W 0 , and bits from the current scan of Y to encode bits which are appended onto the partial products. The coefficients, the values of X including 3X, and sign encoding bits are all provided to a matrix assembler 26 which produces an overlapped scanning matrix, row-by-row, in which each row includes a partial product with appended sign encoding bits The matrix is indicated by reference numeral 28, which may denote, for example, main storage, or RAM storage where current results are stored It is also contemplated that the practice of this invention will accommodate carry-save addition techniques in which an entire matrix will not be assembled Rather, as each row is produced, it will be combined with the sum of all the previous rows until the final product is achieved For an understanding of this technique, see the incorporated patent application. A matrix is then added by an adder circuit to produce the mult iplication result Many adder circuits are known which can be used for combining the partial products to produce the result For example, a set of carry save adder trees 30 can be provided which reduce the columns of the matrix to no more than two terms carry and sum These columns are added, typically in the next cycle, by a 2 1 adder 34, yielding the result This set of adder components can be understood, for example, with reference to the incorporated patent application. Turning now to the encoding of the matrix for s-bit overlapped scanning, the following describes a multiplier for fixed point operands in two s complement notation using the hardware of a floating point, sign magnitude notation multiplier The fixed point and floating point operations are computed in the same number of cycles after the loading of the operands The changes needed to sign magnitude hardware to compute both types of multiplication are described. THE SIGN MAGNITUDE MULTIPLIER. Let X sm be a n-bit sign magnitude fraction number, then, EQU1 Assume the multiplication of the two absolute values of two sign magnitude numbers, X sm and Y sm and their sign manipulation separately Then it can be stated that EQU2 such that m INT n-1 s-1 where INT integer division, s is the number of bits being scanned, and s 2 EQU3 and let k be proportional to j such that k s-1 j-1.S j X sm W j can be rewritten as EQU4 with the possibility of a hot 1 added, where. and such that X i X i if S j 0 or X i X i if S j 1, with W L ON when W L and W L mutually exclusive W K when L K. NOTE Some bit positions and W L depend on j For ease of comprehension and notation such dependencies have been omitted. Given that W j 2 2 S j X sm W j max 2 2 X sm and because sign extension preserves values, S j X sm W j can be represented as in FIG 2 From FIG 2, it can be easily verified that If S j 0, then j is the correct representation of S j X sm W j If S j 1, then a hot 1 must be appended at position 2 - n-1 position Therefore, theorem 1 h olds true. It may be observed that X 0 is always equal to 3X 0 Thus, -2 X 0 W 0 It is also true that because X 0 0, -2 X 0 However, this may not always be the case for other representations such as the two s complement notation to be considered later. Let S j X sm W j j then it can be proven that for every 1 j m. such that 0 if S j 1 0, or 1 if S j 1 1 When j m 1.This is because no more extension is necessary due to the fact that there are no more rows or scans to follow, Given that W 1 0, 1 is always positive and there is no need for an extra row for adding a possible hot 1 Thus. 2 5 represents a matrix containing m 1 rows starting at column 2 0 and ending at column 2 - 3 m 1 -1 n-1.Given that sign extension will not change j for 1 j m 1, it can be stated that EQU5 thus, the j-th row of 2 5 can be written as EQU6 Analogous conclusions can be reached for m 1 The representation of j in 2 6 implies that the X sm Y sm matrix will not change value when added as represented in FIG 3 Given that the positions of the product starting at 2 -1 are of interest, the product bits corresponding to the positions 2 1 2 0 need not to be considered In regard to the multiplication, it can be stated that the matrix in FIG 5 corresponds to the matrix in FIG 4 Note that, in FIG 5, -2 or is of interest in the product In the incorporated patent application it is proven that the lower triangle matrix containing the s is equivalent to EQU7 where j represents the sign of the j-th row Now, j 1 if and only if the j-th row is negative It also can be proven that the lower triangular m atrix is equivalent to a sign encoding into the band of the matrix The encoding can be embedded in j as follows. THEOREM 2 EQU8 such that 2 j m and S j 1 if and only if W j 0 Proof. The sign encoding depends on S j because S j alone determines the 1 or 0 extension That is, given that X 0 the sign bit, is always 0, S j determines if j is a positive or negative number Therefore. S j 0, meaning that W j 0, EQU9 The implication is that 1 1 1 has been added on the j-th row if S j 0, which proves the validity of Theorem 2 by placing the right encoding as taught in the incorporated patent application. S j 1, meaning that W j 0, and EQU10 which is equivalent to EQU11 which corresponds to the right encode 1 1 0 for S j 1 as taught in the incorporated patent application Therefore, Theorem 2 holds true. THEOREM 3 EQU12 Proof. S j 0 then EQU13 which is equivalent of encoding 1 0 0 0 in the front m 1 This corresponds to the right encode of the last row as taught in the incorporated patent application. S j 1 then EQU14 which is equivalent to encoding 0 1 1 1 in front of m 1 and which corresponds to the right encode as taught in the incorporated patent application when S j is negative Thus, Theorem 3 holds true. THEOREM 4 EQU15 such that EQU16 Proof. Trivial from theorems 1, 2, and 3 and equation 2 6.THE TWO S COMPLEMENT MULTIPLICATION. Theorem 4 dictates the formulation of a sign magnitude multiplication It may be asked whether such a device can be used to compute a two s complement number multiplication The following derivations describe how the sign magnitude multiplier can be used to compute both sign magnitude and two s complement multiplication with neither hardware correction nor extra delay and with but minimal modification on the hardware Assume two n-bit two s complement non-fractional numbers, X tc and Y tc and consider multiplication, X tc Y tc EQU17 The implication is that the non-fractional numbers X tc and Y tc can be seen as fractional with appropriate decimal point shif ting and proper renaming of the bit position. Let EQU18 Y tc with proper renaming, can be written as EQU19 To prove that a sign magnitude multiplier will accommodate a two s complement multiplication, it must be proven that Theorems 1, 2, 3, and 4 hold true for both multiplications Except for shifting the decimal point, X tc Y tc and X sm Y sm have equivalent expressions if one of the two is named differently. In hardware, this translates to forcing the operands into the registers with the LSB s at the same position, which is only a convention and not a hardware requirement It can be easily verified that Theorem 1 holds true for both multiplications. In order to avoid an extra row extra partial product and preserve the matrix, it must be shown that W 1 0 For sign magnitude numbers, Y 0 0, which means W 1 0 This is not true for two s complement notation Y n-1 may be either 0 or 1 and thus to preserve the matrix. This requires that Y n-1 Y n-2 Y n-3 Y n-4 which implies that in order to prese rve the matrix, the first decode must be all sign bits Theorems 2 and 3 do not hold true This is because sign extension has been encoded and, for sign magnitude multiplication, X 0 0 i e X sm has been forced to be positive Thus, S j determines the sign of j This is not true for two s complement multiplication X n-1 may be 1 or 0 Thus, S j alone can not determine the sign bit of j The following holds true. The sign of j for both sign magnitude and two s complement is determined by -2 X sign V S j W 0 with W 0 1 if and only if W 0 with X sign being equal to the most significant bit of X, and S j being the sign of W j. It must be proven that X 0 W 0 X sign V S j W 0 , with X 0 being equal to the most significant bit of X, in essense, X sign. W 0 implying that W 0 1 and -2 X sign V S j Table 1 describes the computation of the sign of j. It can be easily verified that -2 respects the computation of Table 1 Thus, X sign V S j will compute the resulting sign of j. From a X 0 W 0 0 Thus, Theorem 5 holds true for case 2.Theorems 2 and 3 are valid if and only if S j and S j are substituted with -2 and -2 respectively, with -2 X sign V S j W 0.For Theorem 2, the following holds true when S j is substituted by - j EQU20 such that 2 j m and -2 X sign V S j W 0 EQU21 Case 1.Subcase 1 Sign Magnitude. S j 0, then X sign V S j X sign Thus, 111 has been added in the j-th row. S j 1, then X sign V S j X sign Thus, 110 has been added in the j-th row and Theorem 2 holds true. Subcase 2 Two s Complement Multiplication. If X sign 0, then the j-th row is positive and 111 has been added. If X sign 1, then the j-th row is negative and 110 has been added. If X sign 0 then the j-th row is negative and 110 has been added. If X sign 1 then the j-th r ow is positive and 111 has been added. Therefore, Theorem 2 holds true for subcase 2.Case 2 W 0 which implies W 0 1.Thus, X sign V S j W 0 1 and 111 is added which implies that Theorem 2 holds true for case 2.For Theorem 3, the following holds true EQU22 Case 1 W 0 then W 0 1, -2 X sign V S j. When the sign magnitude notation is considered, then -2 0 and 1000 has been added in front of m 1.For two s complement notation, either 1000 is appended to the front of m 1 if X is positive, or 0111 if negative Thus, Theorem 3 holds true for subcase 1.For the sign magnitude notation, j is negative and 0111 has been appended in front of m 1.For two s complement notation, either 0111 is appended if X is positive, which also indicates j negative or 1000 if negative, which indicates j positive. Thus, Theorem 3 holds true for subcase 2. W 0, then W 0 1 and -2 0 implying that 1000 has been added in all cases meaning Theorem 3 holds true for case 2.SIGN EXTENSION ENCODING. For every j with 1 j m, three bits must be added and computed by -2 and -2 Two bits are 1 s and the third bit b is equal to. also for the row in which j m 1, four bits must be added computed by -2 and -2 while X sign is known S j and W 0 must be calculated S j determines -2 and also the inversion and also determines addition of a hot 1 on the previous row. Given that W, consider 4 bits at the time, namely, Y k-2 Y k-1 Y k Y k 1 W 0 if and only if Y k-2 1 and it is not the case that W 0 S j Y k-2 W 0 and S j Y k-2 W 0.AN ALTERNATIVE ENCODING. It can be observed that a partial product with W 0 can be represented in two different ways since their sums are equal EQU23.The previous discussed version used encoding a for completeness and to show a reduction in control logic an equivalent method which uses both versions a and b is shown If both versions are assumed, then the following holds true. with S j and S j 1 Y k 1 and X i X i if 0 or X i X i if 1 and 0 if Y k 1 0, or 1 if Y k 1 1, If W does not equal 0, th en as proven previously, -2 X sign V will compute the right encoding. If W 0, then -2 and S j If 0, then both the previously discussed encoding and this encoding give version a s representation of W 0 If 1, then the previous encoding yields a and this encoding gives b s representation of W 0 Since both are equivalent, this encoding is valid Thus, for the given 1 j m, the encoding is valid For j m 1, the following encodings are used which are equivalent STR1 Version c is used in the previous discussed method and both are used in the alternative method depending on Thus, an alternative method of encoding the partial products has been discussed which uses less hardware For more details on this see the figures and diagrams in the attachment. X sm Y sm and X tc Y tc are equivalent to a matrix P, where EQU24 such that 1 is guaranteed to be positive and equal to EQU25 and such that for every j -1 0 and i equal to the corresponding bit of X or its inversion depending on S j corresponding to the row. Trivial from theorems 4, 5, and 6, and the alternative encoding. Assuming the design of a sign magnitude multiplication given in A Two s Complement Parallel Array Multiplication Algorithm by Bough et al IEEE TRANSACTIONS ON COMPUTERS, Vol C-22, Pg 1045-1047, Dec 1973, the changes needed to accommodate both two s complement and sign magnitude multiplication on the same multiplier are now considered Based on the previous theorems and observations, the following can be stated.1 Place the two operand s bits properly i e for both two s complement and sign magnitude, the Least Significant Bits should be at the same positions Hardware and time cost nothing.2 X tc and Y tc must be properly sign-extended, which means that multiplexing is necessary when placing operands Hardware addition is 10 buffers for repowering due to 32 and 48 fanouts from sign bit of X and Y multiplexor, respectively.3 Proper calculation of 3X One OR and one XOR exclusive-OR are needed as an extra.4 Scan the j-t h row.5 Compute S j properly.7 Create the sign extension encoding using -2 instead of S j It costs 18 more XORs.8 For the last row, it costs 6 cells more by changing the AND to an XOR.9 For the cycle synchronization with other data, latches for sign extension will be added at XREGB and YREG, which adds 3 latches more. THE GENERALIZED ALGORITHM. As proven in 4 , W j Thus, s-2 n-1 bits are needed to represent S j X sm W j Then, there is j such that it will represent S j X sm W j with a possible hot 1 added. The incorporated patent application dictates the number of bits to be added in order to encode the sign extension, namely, s-1 for all the rows except for the last row that needs s. Guarantee the first row is positive by having a first scan of s-1 sign extension extra bits for every scan 1 j m must be computed by -2 X sign V S j W 0 so as to add s-1 one s if j 0 and s-2 one s followed by a zero if j 0 Also, -2 will compute the s bits properly so that if m 1 0, then a 0 will be adde d followed by s-1 one s Or if m 1 0, then a 1 will be added followed by s-1 zero s. Using these theorems, an algorithm for forming the matrix is formulated One first assumes s-bit overlapped scanning with m 1 partial products, m being INT n-1 s-1 , with INT being the integer division, and n the length of the multiplier Y The value of s may be determined after conducting a comparative study of the hardware and timing requirements of an application to calculate the multiples with due consideration of the adding circuitry. In the explanation to follow, it is assumed, for the purposes of illustration, that n 57 and s 4 In this case, m 1 19 None of these values are intended to, and should not, limit the teachings of this description In fact, the ranges of n, s, and m are limited only by design considerations and the relationships established above. Referring to FIG 6, the matrix of the embodiment is illustrated Assuming that scanning starts at the most significant bits of Y, that is, partial product is shifted with respect to the j-th partial product by 3 s-1 bits to the right, where i is an integer, 1 and m 1 As illustrated in FIG 6, where the successive partial products 1-19 are shown as rows of the matrix, each row, save the first two, is shifted to the right by 3 s-1 bits relative to the previous row Each partial product includes the product of partial multiplication indicated by signs In addition, each partial product has appended sign encoding bits The first partial product has the sign encoding bits appended at its right-hand end, the last partial product has sign encoding bits appended at its left-hand end, all of the middle partial products have sign encoding bits appended at right and left ends. As FIG 6 shows, the first partial product has 61 bits, the middle partial products the second through the eighteenth have 64 bits, and the last partial product, the nineteenth, has 62 bits The sign represents a significant unknown bit of a partial product The represents a significant unknown bit which is in a partial product s matrix for sign magnitude and two s complement multiplication, but which is computed differently for the two forms, as described above The values 1 and 0 represent known significant bits of the partial product rows Last, the sign represents a significant unknown bit of a row specifically for the encoding of a hot 1 as described above Out of the 1,211 bits that make up the matrix, only 21 all indicated by are encoded based upon the form of the operands. The first row of the matrix of FIG 6 is illustrated in FIG 7A This row is produced by scanning the operand X with the first multiplier bit group illustrated in FIG 7B As shown, the first row is 61 bits wide, with the three last bits being the right encode of 00 where , equal to Y 3 is the pseudo-sign of the next partial product The bits of the row are labeled -1 through 56, where -1 and 0 are bits resulting from the operand X being multiplied by or 2 2 There are no terms denoted b y Y 0 Y 1 Y 2 Y 3 the j 1 th partial product is shifted with respect to the j-th partial product by 3 s-1 bits to the right, where i is an integer, 1 and m 1 As illustrated in FIG 6, where the successive partial products 1-19 are shown as rows of the matrix, each row, save the first two, is shifted to the right by 3 s-1 bits relative to the previous row Each partial product includes the product of partial multiplication indicated by signs In addition, each partial product has appended sign encoding bits The first partial product has the sign encoding bits appended at its right-hand end, the last partial product has sign encoding bits appended at its left-hand end, all of the middle partial products have sign encoding bits appended at right and left ends. As FIG 6 shows, the first partial product has 61 bits, the middle partial products the second through the eighteenth have 64 bits, and the last partial product, the nineteenth, has 62 bits The sign represents a significant unknown bit of a partial product The represents a significant unknown bit which is in a partial product s matrix for sign magnitude and two s complement multiplication, but which is computed differently for the two forms, as described above The values 1 and 0 represent known significant bits of the partial product rows Last, the sign represents a significant unknown bit of a row specifically for the encoding of a hot 1 as described above Out of the 1,211 bits that make up the matrix, only 21 all indicated by are encoded based upon the form of the operands. The first row of the matrix of FIG 6 is illustrated in FIG 7A This row is produced by scanning the operand X with the first multiplier bit group illustrated in FIG 7B As shown, the first row is 61 bits wide, with the three last bits being the right encode of 00 where , equal to Y 3 is the pseudo-sign of the next partial product The bits of the row are labeled -1 through 56, where -1 and 0 are bits resulting from the operand X being multiplied b y or 2 2 There are no terms denoted by , implying that this partial product is the same for sign magnitude operands as for two s complement operand. The equations for determining the bits of the first partial product are given by equations A1 - A4.wherein the coefficients are given by equations C0 - C4.FIGS 8A and 8B illustrate the j-th partial product for 2 j 18 These rows each have 64 bits, including three sign encoding bits on each end In FIG 8A, the left hand bits 11 , where denotes the bit that is determined differently for signed magnitude operands than for two s complement operands The three right-hand bits add a hot 1 to the j 1 partial product when necessary and are labeled 00 where The bits of jth partial product are labeled -1 to 56, and -4-3-2 for the left-hand encoding FIG 8B shows how the multiplier Y is scanned to produce the j-th partial product In FIG 8B, four consecutive multiplier bits scan the multiplicand X to produce the j-th partial product, with the multiplier bi t group for scanning the j 1th partial product overlapping the bit group of FIG 8B by 1 bit, The equations for determining the bits of the j-th partial product are given by equations D 1 - D 7.It will be observed that determination of bit -2 for the j-th row is an exclusive-or XOR term In view of the discussion above regarding Theorem 7, it will be appreciated that, if the FIG 1 multiplier were limited to sign magnitude operands, the right-hand side of equation D3 would include only However, in order to accommodate both sign magnitude and signed binary operands, this bit is determined according to equation D3 Thus, sign encoding the jth row depends upon bit drawn from the jth multiplier bit group, or upon the sign bit X 0 of the multiplicand. FIG 9A illustrates 19-th partial product, included in the last row of the matrix As shown, there is no right encoding, there being no subsequent matrix row, and thus no requirement to possibly encode a hot 1 The left-side encoding includes four bit s, -5 - -2 The equations for the bits of the 19-th row are given by. As equations E1 - E4 show, the FIG 1 multiplier accommodates both sign magnitude operands and signed binary operands in complemented form by exclusive-ORing the first bit, Y 54 of the 19-th multiplier bit group with an expression including the sign bit X 0 of the multiplicand operand. Thus, the matrix for 4-bit overlapped scanning of a 57-bit multiplicand has been shown in detail As FIG 6 illustrates, the middle 17 rows of the matrix are each offset by s-1 bits from the preceding matrix row, except for the second row, which is not offset from the first The last row is offset from the penultimate row by s-2 bits It will be evident to those skilled in the art that the equations given above for matrix rows can be generalized to the case of a multiplicand having n-1 bits, not counting the sign bit, in which each partial product includes at most n-1 s-2 bits, with the right and left end encodes for the middle partial produc ts being s-1 bits each Further, the second row through the next to last row are right-offset by s-1 bits. The entire matrix in the general case is 2 n-1 wide and has m 1 partial products The first row of the general matrix will contain n-1 s-2 s-1 bits, the first n-1 s-2 bits being the partial product, with s-1 bits appended on the right end The appended bits consist of s-2 0 s followed by a which is the hot 1 for the second partial product, and which is determined by In this case, Y 0 is the most significant bit, and is also the sign bit, for the sign magnitude multiplier, while Y 0 through Y s-1 are all equal to the sign bit for a complemented binary multiplier. For the j-th row of the general case, where 2 j m, each row is n-1 s-2 2 s-1 bits wide, with n-1 s-2 bits representing the partial product, and s-1 sign encoding bits appended on the left - and right-ends of each row to encode sign extension and the possibility of a hot 1 respectively Each left-sign encoding consists of s-2 one s, followed by These bits are labeled - 2s-4 through - s-2 The right encode includes s-2 0 s followed by a Y k 1 The partial product has bits at positions - s-3 through n-1.Last, the m 1 th, the last, row of the partial product matrix in the general case has n-1 s-2 s bits In this row, n-1 s-2 bits are needed to represent the partial product, and s bits are appended on the left end of the partial product The s encoding bits are all denoted by. With the matrix thus explained, provision for generating it can be understood with reference now to FIGS 10-17, in which an example using 4-bit overlapped scanning will be presented In FIG 10, the matrix assembler 26 is shown in greater detail, and includes a partial bit generator 40 and row generation circuitry 42 The partial bit generator 40 can be appreciated with reference to equation A1 - A3 , D4 - D6 , and E5 - E7 These equations are for generating partial product bits -1 - i for the rows of the matrix of FIG 6 The partial bit generator 40 combines X, 3X and W 1 - W 4 as required for these equations The row generation circuitry 42 combines the generated terms with Y k-2 to produce the partial product bits for the middle and last rows of the matrix, and also cooperates with the sign encoder to append the sign encoding bits, as required, by combining Y k-2 X 0 and W 0 The row generation circuitry 42 produces the sequence of m 1 shifted partial products with appended sign-encoding bits as illustrated above in FIGS 6-9B. Prior to matrix assembly, operands are aligned and extended, if necessary, as illustrated in FIGS 11 and 12 In FIG 11, a register 50 includes end storage spaces for storing a sign magnitude multiplier of n bits, Y 0 - Y n-1 as described above Bit Y 0 is both the sign bit and MSB of the sign magnitude multiplier, while bit Y n-1 is the LSB of the multiplier A signed binary multiplier in two s complement form, Y tc is constrained to include n - s-1 bits These bits extend from bit Y 0 through bit Y n-s tc, from mo st to least significant, bit Y 0 being the sign bit In the practice of the invention, in order to ensure that the first partial product magnitude is all zeros, s-1 bits are appended on the front of a signed binary multiplier, the bits being replications of the sign bit Y 0 This is accomplished by, for example, placing the signed binary multiplier in the n - s-1 least significant bit positions of the register 50, and multiplexing Y 0 with multiplexer 52 into the first s-1 bit positions of the register 50 In this case, the multiplexer 52 multiplexes the sign bit of a signed complement multiplier into the first s-1 bits of the register 50 only in response to a signal tc indicating, for example, a two s complement multiplier. Inspection of FIG 12 will reveal that a signed binary multiplicand X tc is aligned with a sign magnitude multiplicand by being entered into the least significant bits of a register 60, with the sign bit being multiplexed through a multiplexer 62 into the s-1 most signif icant bits in response to the tc signal Otherwise, if X is a sign magnitude operand, it is entered into the register 60 in order from most to least significant bits. The combining circuit 22 which produces the coefficients W 0 - W 4 is illustrated in detail in FIGS 13A-13E, which embody equations C0 - C4 , respectively As shown, the coefficients are generated in response to the bits of the current multiplier bit group which is scanning the multiplicand to produce the current matrix row. The partial bit generator is illustrated in FIG 14 In FIG 14, 58 circuits are connected in parallel and respond to values of X and to the coefficients W 1 - W 4 Each of the circuits a generates partial bit which is used to generate one of the 58 partial product bits for each row of the matrix in FIG 6 Thus, the circuit consisting of AND gates 70-73 and OR gate 74 combines X 1 3X 1 X 0 and the four coefficients W 1 - W 4 to produce a partial bit for -1 in a partial product Partial bit 0 is generated by four AND gates 80-83 which are connected to the OR gate 84 to combine X 0 X 1 3X 2 and X 2 with the four coefficients Partial bit i is produced by circuit consisting of the four AND gates 90-93, and the OR gate 94, which are connected to combine the four coefficients with X i X i 1 3X i 2 and X i 2.Returning to the circuit for partial bit -1 , each of the AND gates 70-73 is a two-input, single-output gate, with each output connected to a respetive input of the OR gate 74 AND gate 70 combines X 1 with W 4 , the gate 71 combines 3X 1 with W 3 , the AND gate 72 combines X 0 with W 2 , while the AND gate 73 combines X 0 with W 1 Inspection of equation A1 will confirm that the first partial bit circuit indeed produces bit -1 for the first partial product Inspection of equations D4 and E5 will confirm that the first partial bit circuit produces the term which is exclusive-ORd with Y k-2 Similarly, the remaining partial bit circuits produce bits 0 and i for the first partial product as require d by equations A2 and A3 For the middle and last rows of the matrix of FIG 6, the remaining partial bit circuits produce a term which is exclusive-ORd with Y k-2 Thus, during the first scan of multiplicand, the partial bit circuit of FIG 14 produces the partial product forming the first row of the matrix of FIG 6 For the remaining scans, the partial bit circuit produces values which are exclusive-ORd with one of the bits of the multiplier group currently scanning to produce partial product bits. FIG 15 illustrates the portion of the matrix assembler 26 which assembles the first row of the matrix of FIG 6 The outputs of the partial bits generator 40 are fed directly to a storage location for the first partial product row, the storage location being illustrated by a register The first 58 bits of the register receive directly the bits output by the partial bit generator 40 in their significance sequence In this regard, their significance sequence is -1 0 i , the sequence given by equati on 7 1 The manner in which the sign encoding circuit 24 operates to append boundary bits on the right end of the first partial product term is also shown in FIG 15 As already described, for the first partial product, S-1 bits are appended to the right end of the partial product term These bits are all zeros, if the following partial product is positive If, however, the following partial product is negative, the bits appended to the right of the first partial product are S-2 zeros, followed by a 1 Since the sign of the next row, as proven above, is given by Y k 1 for the first row, Y 3 , the sign encoding circuit 24 in FIG 15 includes bit lines 110, 112, and 114 feeding the last 3 bit locations in storage location 100 1 The bit lines 110 and 112 are hardwired to a logic level 0 , while the bit line 114 is responsive to the value of Y 3 Thus, when Y 3 is at logic level 0 , the sign value for the first row will be 0, which indicates that the next row is positive If, on the other hand, Y 3 is 1, the value of delta will be 1, indicating that the sign of the next matrix row is negative. FIG 16 illustrates the generation of matrix rows 2 through m according to the invention In FIG 16, the partial bit generator 40 is connected to the row generator circuit 42 The row generator circuit consists of exclusive-or XOR gates 120 -1 -120 i Each of the XOR gates receives as inputs a respective partial bit from the partial bit generator 40 and multiplier bit group bit Y k-2 The outputs of the XOR gates of the row generator circuit are connected to respective bit cells of a register representing a storage location for matrix row j It will be appreciated that the 58 bits of the partial product in the j-th row of the matrix will be in the significance sequence from -1 through i The s-1 bits are appended to the right end of the partial product of the j-th row are generated by the sign encoding circuit 24 as described above in connection with FIG 15 The s-1 bits appended to the left hand end of the partial product are generated in the sign encoding circuit 24 as illustrated in FIG 16 In this regard, three sign encoding bits are generated for appending to the left end of the j-th partial product, since s 4 If the partial product term is positive, the encoding is s-1 1 s and if negative, the encoding is s-2 1 s followed by a 0 In FIG 16, lines 115 and 116 are permanently hardwired to a logic 1 Bit line 117 is connected to the output of exclusive-nor XN gate 142 The inputs to the XN gate 142 are Y k-2 and the output of the AND gate 140, which combines X 0 with W 0 Thus, the j-th row of the matrix conforms to the illustration given by equation 7 2.Formation of the m 1 - th row of the FIG 6 matrix is illustrated in FIG 17 In FIG 17, a register illustrates a storage location where the last row of the matrix is stored The fifty-eight bits comprising the row s partial product are generated as in FIG 16 by the partial bit generator 40 and the row generator 42 In the case of the last row, s encoding bits are appended to the left end of the partial product to complete the row In this regard, s 4, and the four bits are -5 through -2 For -5 , the XN gate 152 combines Y 54 which is Y k-2 for the last multiplier bit group , with the output of AND gate 150 combining X 0 and W 0 The combination of AND gate 150 and XOR gate 154 satisfies each of equations E2 - E4 Thus, it will be evident that either 0111 or 1000 will be appended onto the left end of partial product m 1, as provided in the discussion of alternative sign encoding above. For the case of this embodiment, in which s 4, n-1 56, and m 1 19, the derivation of the matrix of FIG 6 will be described Each row of the matrix of FIG 6 is produced by scanning the multiplicand X with one of a sequence of overlapping bit groups of the multiplier Y The first partial product is obtained by scanning the multiplicand with bits Y 0 through Y 3 the second scan entails bits Y 3 through Y 6 and so on With this division of t he multiplier Y, there are 19 scans, and hence, 19 partial products are produced. In creation of the matrix, the partial product terms in all rows, except the first and last, are appended with s-1 bits at each end to make them uniform in length and displacement The appending also bands the matrix Each partial product is represented as 58 bits which is n-1 s-2 Negative partial products are effectively rendered in one s complement, with a hot 1 added by appending the previous partial product to give the two s complement Thus, s-1 bits are added to the right of every partial product, save the last, to account for representing the negative products as one s complement numbers, rather than two s complement numbers If partial product j is negative, its representation is in one s complement Appending 001 to the right of the one s complemented j-1 th partial product and aligned with n-1 of the jth row will render partial product j in two s complement form when the partial products are added Of course, 000 is appended to the right of each partial product in a row preceeding a positive partial product. Last, three bits are appended to the left of every middle partial product This is done to extend the sign of any negative partial products These three bits are 111 for positive partial product and 110 for negative The last partial product has an s-bit encoding appended to the left-hand end which is 0111, denoting that the product is negative or 1000 if the product is positive. Thus, the overlapped, banded scanning matrix is formed with first row having 61 significant bits, the next 17 rows having 64 significant bits, and the last row having 62 significant bits Each row of the matrix is shifted 3 bit positions to the right with respect to the preceeding row Since the partial product in the first row has no 3 bit sign extension on the left, the first and second rows begin in the same column Because the last row has no bit extension on the right, the last and next to last rows end i n the same column Also, since the last row is extended 4 bits on the left row, the last row begins 2 bit positions to the right of the penultimate row. This matrix can be reduced to a product using carry save adder tree technology For example, the carry save adder tree of FIG 18 includes 17 carry-save adders, CSA1-CSA17 This adder structure requires division of the matrix of FIG 6 into 6 sets of three rows plus a 7th set having one row The first 6 sets, for example, rows 1-18 are then processed in the first stages CSA1-CSA6 of the carry save adder tree In the second stage of the tree, a reduced matrix of partial product terms is combined The designations C1, S1, C2, S2, C3, S3, C4, S4, C5, S5, C6, and S6 indicate the respective carry and sum outputs from the carry save adders of the first stage of the tree of FIG 3 There are now 4 sets of 3 rows each, which are added in the second stage of the tree comprising CSA7 - CSA10.The third stage of the carry save adder tree adds the reduced matr ix obtained from the second stage, which now includes three sets of three matrix rows, the last set including the last row of the original matrix which is added in CSA13.The fourth stage of the carry save adder tree adds a further reduced matrix including two sets of three rows each The first set is added in CSA14, and the second in CSA15 The fifth stage of the carry save adder, consisting of CSA16, now must add only a single set of three inputs, C14, S14, and C15 An extra row derived from output S15 is saved for the 6th stage of the tree as shown in FIG 18 The final three rows of partial product terms of the matrix are added in carry save adder CSA17.Returning to FIG 1, the register 32, placed at the output of the carry save add circuit 30 and before 2-input adder 34 stores the two reduced matrix rows output by CSA17, which are provided to the adder 34 to produce the product resulting from multiplication of the operands X and Y. In this description, the following notation is observed. X sm sign magnitude representation of multiplicand X. Y sm sign magnitude representation of multiplier Y. X tc two s complement representation of X. X tc two s complement representation of Y. Y exclusive --OR of terms. complementation of a term or a bit. logical OR of terms.